Logic-Level Timing: Computing ATs, RATs, Slacks, and Worst Paths

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Del curso dictado por Universidad de Illinois en Urbana-Champaign
VLSI CAD Part II: Layout
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Universidad de Illinois en Urbana-Champaign
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De la lección
Timing Analysis

Conoce a los instructores

  • Rob A. Rutenbar
    Rob A. Rutenbar
    Adjunct Professor
    Department of Computer Science