Logic-Level Timing: STA Delay Graph, ATs, RATs, and Slacks

Loading...
Del curso dictado por Universidad de Illinois en Urbana-Champaign
VLSI CAD Part II: Layout
16 ratings
Universidad de Illinois en Urbana-Champaign
16 ratings
De la lección
Timing Analysis

Conoce a los instructores

  • Rob A. Rutenbar
    Rob A. Rutenbar
    Adjunct Professor
    Department of Computer Science